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  技術(shù)文章-ADI(亞德諾)

  T：同步SAR模數(shù)轉(zhuǎn)換器優(yōu)勢(shì)詳解

  D：同步SAR模數(shù)轉(zhuǎn)換器傳統(tǒng)上，同步取樣逐漸接近寄存器(SAR)ADC它被認(rèn)為是對(duì)要能源客戶提出的保護(hù)繼電器使用需求的響應(yīng)。

  K：同步SAR模數(shù)轉(zhuǎn)換器

  同步SAR模數(shù)轉(zhuǎn)換器傳統(tǒng)上，同步取樣逐漸接近寄存器(SAR)ADC它被認(rèn)為是對(duì)要能源客戶提出的保護(hù)繼電器使用需求的響應(yīng)。在輸變電網(wǎng)絡(luò)中，保護(hù)繼電器監(jiān)控電網(wǎng)，盡快采取行動(dòng)(過(guò)壓或過(guò)流)，避免嚴(yán)重?fù)p壞。為了監(jiān)測(cè)傳輸電源，需要同步測(cè)量電流和電壓。電流通過(guò)變壓器。(CT)檢測(cè)到，變壓器后，電流減小，提供隔離，并通過(guò)負(fù)載電阻轉(zhuǎn)換為電壓。電壓是通過(guò)電阻網(wǎng)絡(luò)檢測(cè)到的，這是一個(gè)分壓器，將電壓從kV范圍降至V范圍。ADI企業(yè)提供同步采樣ADC監(jiān)測(cè)電壓和電流，簡(jiǎn)化雙器件、四器件或八器件的功率計(jì)算。圖1所示的信號(hào)鏈原理圖通常用于測(cè)量單相，多相電力系統(tǒng)的功率需要使用通道數(shù)量更高的數(shù)據(jù)采集系統(tǒng)(DAS)，即8個(gè)通道對(duì)應(yīng)3個(gè)相位和1個(gè)中性相位。

  圖1. 電源監(jiān)控應(yīng)用中的典型信號(hào)鏈。為簡(jiǎn)潔起見，僅顯示一個(gè)相位

  何時(shí)使用外部前端電阻

  雖然電阻輸入ADC被設(shè)計(jì)成直接與大多數(shù)傳感器連接，但在某些情況下，可能需要在模擬輸入前面增加外部電阻。例如，如果應(yīng)用需要額外的抗混疊濾波，或需要保護(hù)輸入不受過(guò)流故障影響，就可能出現(xiàn)上述這種情況。

  抗混疊濾波器

  盡管電阻輸入ADC通常提供一個(gè)內(nèi)部抗混疊濾波器，但許多應(yīng)用可能以較低的采樣頻率運(yùn)行，因此，需要較低的轉(zhuǎn)折頻率。一個(gè)常見的要求是：在每個(gè)工頻周期采集256個(gè)樣本，也就是說(shuō)，對(duì)于50 Hz電網(wǎng)系統(tǒng)，采樣頻率(fS)為12.8 kSPS。

  采樣頻率如此之低，所以需要在電阻ADC的輸入前面增加一個(gè)外部低通濾波器(LPF)，用于抑制高于6.4 kHz的頻率，即奈奎斯特頻率(fS/2)。這可以通過(guò)增加一個(gè)一階RC濾波器來(lái)實(shí)現(xiàn)。

  輸入保護(hù)

  在其他應(yīng)用示例中，特別是在保護(hù)繼電器市場(chǎng)中，在故障發(fā)生時(shí)，過(guò)電流可能會(huì)流入模擬輸入引腳。為免損壞器件，絕對(duì)最大額定值(AMR)指示須將輸入電流限制在10 mA以下。我們建議使用一個(gè)外部串聯(lián)電阻來(lái)限制這種潛在的輸入電流。

  如果傳感器輸出電壓意外增大到±30 V，輸入箝位保護(hù)電路(可以傳輸高達(dá)±16.5 V的電壓)將開啟并傳輸大量電流，從而損壞該器件。在模擬輸入前面使用一個(gè)1.35 kΩ RFILTER，如此，在過(guò)應(yīng)力期間，可以防止高于10 mA的電流流動(dòng);但是，我們建議使用更大的電阻(例如10 kΩ)來(lái)防止頻段達(dá)到最大限值。

  圖2. AD7606輸入箝位保護(hù)特性

  在任何情況下，必須使用公式2中計(jì)算的大電阻(適用于抗混疊濾波器(AAF)或限流)中的一個(gè)來(lái)確保滿足兩種條件。但是，請(qǐng)注意，如果在故障狀態(tài)下模擬輸入信號(hào)的潛在過(guò)應(yīng)力低于±21 V，且無(wú)需使用外部AAF，則可能無(wú)需使用外部電阻。

  外部電阻導(dǎo)致的誤差

  引入此類外部電阻的缺點(diǎn)是，無(wú)論是用于額外濾波，還是用于保護(hù)器件免受大電流的影響，它們都會(huì)影響系統(tǒng)的精度。例如， AD7606經(jīng)過(guò)工廠調(diào)試，可以在整個(gè)溫度和電源范圍內(nèi)提供極低的偏置和增益誤差，分別為最大32 LSB1和6 LSB。但是，在增加外部無(wú)源器件之后，這些規(guī)格不再有效，因?yàn)橄到y(tǒng)增益誤差(系統(tǒng)將其視為電阻輸入ADC+前面的電阻)會(huì)增大到大于AD7606的增益誤差。系統(tǒng)設(shè)計(jì)師很關(guān)注這種系統(tǒng)增益誤差，因?yàn)檫@意味著他們必須自己執(zhí)行系統(tǒng)增益校準(zhǔn)，才能保證他們的最終產(chǎn)品能夠達(dá)到標(biāo)準(zhǔn)或最終用戶所要求的目標(biāo)精度。我們可以使用兩種方法執(zhí)行系統(tǒng)增益校準(zhǔn)：

  在生產(chǎn)中執(zhí)行增益校準(zhǔn)，也就是說(shuō)，生產(chǎn)的每個(gè)系統(tǒng)均需通過(guò)校準(zhǔn)程序測(cè)試，存儲(chǔ)校準(zhǔn)系數(shù)，然后使用這些系數(shù)來(lái)消除增益誤差。這與ADC在IC層面執(zhí)行的操作相似，但是是在系統(tǒng)層面。

  對(duì)每個(gè)ADC樣本使用固定的校正因子。因?yàn)橄乱还?jié)給出的分析很詳細(xì)地講解了系統(tǒng)增益誤差，所以數(shù)字主機(jī)控制器會(huì)使用消除系統(tǒng)增益誤差的因子來(lái)乘以從ADC中獲取的每個(gè)樣本。后文稱之為后端校準(zhǔn)。

  使用第一種解決方案可以實(shí)現(xiàn)出色精度，但需要很長(zhǎng)時(shí)間進(jìn)行出廠測(cè)試，這會(huì)大大增加產(chǎn)品的成本。第二種解決方案雖然更便宜，但不那么精準(zhǔn)，因?yàn)樗腔贏DC的典型輸入阻抗，且使用控制器資源，在有些情況下，會(huì)受到限制。有時(shí)候，為了避免這兩種復(fù)雜情況，客戶可能會(huì)選擇使用一個(gè)很大的輸入阻抗，在這種情況下，前端電阻導(dǎo)致的誤差會(huì)降低，使得系統(tǒng)精度隨之提高。通過(guò)使用這種方法，問(wèn)題從系統(tǒng)問(wèn)題轉(zhuǎn)變?yōu)镮C問(wèn)題。但是，這可能不是最有效的方法，因?yàn)樵黾虞斎胱杩挂馕吨仨氶_發(fā)新的解決方案，這需要時(shí)間，且會(huì)導(dǎo)致產(chǎn)生新的問(wèn)題，例如會(huì)因這些更大的片內(nèi)電阻導(dǎo)致更高的噪聲。AD7606B 和 AD7606C 具有片內(nèi)增益校準(zhǔn)功能，可以消除外部電阻導(dǎo)致的系統(tǒng)增益誤差，在不經(jīng)校準(zhǔn)的情況下實(shí)現(xiàn)出色精度，避免增加系統(tǒng)解決方案的成本。

  增益誤差

  PGA的增益取決于反饋電阻(RFB)，它可以編程設(shè)置模擬輸入范圍和輸入阻抗(RIN)，這個(gè)值是固定的，典型值為1 MΩ。這些電阻經(jīng)過(guò)調(diào)整，可以正確設(shè)置PGA增益，將±10 V或±5 V的模擬輸入信號(hào)(AIN+/-)縮放到ADC輸入范圍，即±4.4 V，如圖3所示。

  圖3. AD7606內(nèi)部PGA。僅以±10 V范圍為例

  但是，在PGA前面增加一個(gè)串聯(lián)電阻(我們將其稱為RFILTER)時(shí)，增益會(huì)改變(偏離理想值)。這個(gè)電阻實(shí)際上是改變了公式3中的分母;所以，系統(tǒng)增益會(huì)低于其調(diào)整增益。

  圖4. AD7606的模擬輸入(VX+和VX-)前面的串聯(lián)電阻會(huì)改變系統(tǒng)增益

  例如，如果在AD7606前面使用一個(gè)30 kΩ電阻，那么10 V輸入信號(hào)在到達(dá)ADC輸出端時(shí)，將不再是10 V信號(hào)，因?yàn)锳D7606的PGA輸出也不再是4.4 V。PGA輸出將為4.2718 V，如果我們繪圖表示這個(gè)新理論系統(tǒng)增益轉(zhuǎn)換函數(shù)，則可以看出，增益誤差為約–3%，具體如圖5所示。

  圖5. PGA輸出的幅度隨RFILTER的增大而減小。(a) 顯示PGA輸出(單位：V)，(b) 顯示PGA輸出電壓(FS的百分比)

  我們可以使用以下公式計(jì)算增益誤差(RFILTER的函數(shù))：

  為了便于評(píng)估，我們可以通過(guò)圖表來(lái)表示公式5，作為系統(tǒng)增益誤差，顯示與滿量程(FS)之間的%和與RFILTER之間的關(guān)系，如圖6所示。

  圖6. 系統(tǒng)增益誤差(FS的%)，與AD7606中的外部RFILTER電阻(1 MΩ輸入阻抗)呈函數(shù)關(guān)系

  圖7. 因?yàn)檩斎胱杩垢?5 MΩ)，所以AD7606B的PGA輸出幅度受外部RFILTER的影響更小

  AD7606B/AD7606C

  在AD7606B項(xiàng)目開發(fā)期間，指定的三款產(chǎn)品的輸入阻抗和分辨率如表1所示。

  表1. AD7606B項(xiàng)目類型、典型的輸入阻抗和分辨率

  在任何一種情況下，無(wú)論RIN是5 MΩ或1.2 MΩ，串聯(lián)電阻(RFILTER)越大，系統(tǒng)增益越低，也就是說(shuō)，增益誤差越大。但是，RIN越大，RFILTER造成的影響越小，如公式5所示。理論上，對(duì)于高達(dá)50 kΩ的電阻，系統(tǒng)增益誤差從幾乎5%降低到1%。圖8中5 MΩ和1 MΩ輸入阻抗器件的對(duì)比顯示了電阻對(duì)系統(tǒng)增益誤差的影響。

  圖8. 基于輸入阻抗(RIN)的系統(tǒng)增益誤差(FS的%)比較

  在某些應(yīng)用中，這種增益誤差是可以接受的。誤差如此之低，便無(wú)需如以前一樣執(zhí)行系統(tǒng)校準(zhǔn)，這是在設(shè)計(jì)PGA時(shí)采用更高的輸入阻抗所要達(dá)成的目標(biāo)。但是，在其他一些應(yīng)用中，1%的系統(tǒng)增益誤差仍然可能超過(guò)行業(yè)標(biāo)準(zhǔn)或客戶要求，所以仍然需要進(jìn)行校準(zhǔn)。

  后端校準(zhǔn)與片內(nèi)校準(zhǔn)

  傳統(tǒng)校準(zhǔn)一般發(fā)生在系統(tǒng)出廠測(cè)試期間。該流程旨在：

  ●連接零電平(ZS)輸入，測(cè)量失調(diào)誤差。

  ●消除這種失調(diào)。

  ●連接滿量程(FS)輸入，測(cè)量增益誤差。

  ●消除增益誤差。

  但是，在這種情況下，因?yàn)榭梢酝ㄟ^(guò)公式5清楚了解該系統(tǒng)增益誤差，所以可以通過(guò)對(duì)數(shù)據(jù)實(shí)施后期處理，從控制器這一端輕松消除這種誤差，也就是說(shuō)，增加一個(gè)校準(zhǔn)因子(K)來(lái)恢復(fù)公式4中引入的誤差，使得得出的系統(tǒng)增益在經(jīng)過(guò)校準(zhǔn)之后，變得與公式3中定義的理想增益類似。

  我們將這種方法稱為后端增益校準(zhǔn)，它有兩大缺點(diǎn)：

  ●它會(huì)消耗控制器端(微控制器/DSP/FPGA)的資源。

  ●它假設(shè)RIN為其典型值，而這些電阻具有15%的公差，所以因器件而異。

  將RIN值從最小值增加到最大值，但保持校準(zhǔn)因子(K)不變，從公式6和圖10可以看出，校準(zhǔn)精度如何隨內(nèi)部電阻公差變化，對(duì)于用戶來(lái)說(shuō)，這是無(wú)法預(yù)測(cè)的。

  圖9. 后端校準(zhǔn)模塊。假設(shè)RIN的典型值，且已知外部電阻值RFILTER，對(duì)主機(jī)控制器執(zhí)行校準(zhǔn)

  圖10顯示在經(jīng)過(guò)后端校準(zhǔn)后，理論增益誤差與RFILTER呈函數(shù)關(guān)系，許多輸入阻抗值都在AD7606的15%公差范圍內(nèi)。如果輸入阻抗與數(shù)據(jù)手冊(cè)中的典型規(guī)格(綠線)相同，表示后端校準(zhǔn)完全消除了RFILTER導(dǎo)致的增益誤差。但是，如果在最壞情況下，控制器假設(shè)RIN = 1.2 MΩ(AD7606C-16數(shù)據(jù)手冊(cè)中給出的典型輸入阻抗)，但電阻實(shí)際上為1 MΩ(數(shù)據(jù)手冊(cè)中給出的最小值)，那么后端校準(zhǔn)會(huì)不準(zhǔn)確，在RFILTER = 30 kΩ這個(gè)給定值下，得出的增益誤差會(huì)大于0.5%，無(wú)法滿足行業(yè)標(biāo)準(zhǔn)的要求。

  圖10. 后端校準(zhǔn)誤差取決于實(shí)際RIN值

  圖11. 片內(nèi)校準(zhǔn)模塊。僅以一側(cè)通道為例

  AD7606B和AD7606C提供片內(nèi)增益校準(zhǔn)功能，在創(chuàng)建高精度數(shù)據(jù)采集系統(tǒng)時(shí)更具優(yōu)勢(shì)。無(wú)需消耗主機(jī)控制器的資源，也無(wú)需在出廠測(cè)試期間執(zhí)行任何測(cè)量，即可輕松使用和實(shí)現(xiàn)最低的系統(tǒng)增益誤差。每個(gè)通道有一個(gè)寄存器，您可以將RFILTER值寫入該寄存器，ADC之后有一個(gè)數(shù)字模塊，會(huì)以數(shù)字方式補(bǔ)償這個(gè)電阻增加的誤差。這個(gè)用戶可編程的數(shù)字模塊可以補(bǔ)償增益、失調(diào)和相位誤差，本文只介紹增益誤差。這個(gè)片內(nèi)增益校準(zhǔn)模塊可以獲知準(zhǔn)確的輸入阻抗(RIN)，所以它始終比后端校準(zhǔn)更精準(zhǔn)，與實(shí)際的RIN和RFILTER值無(wú)關(guān)。

  這個(gè)8位寄存器表示RFILTER整數(shù)變量，可以對(duì)高達(dá)64 kΩ的電阻實(shí)施補(bǔ)償，分辨率為1024 Ω。因?yàn)檫@種離散分辨率，如果RFILTER不是1024的倍數(shù)，會(huì)產(chǎn)生舍入誤差。圖12中的圖表顯示后校準(zhǔn)誤差如何保持在±0.05%以下，不受RFILTER和RIN影響(在計(jì)算校準(zhǔn)系數(shù)(K)時(shí)會(huì)使用這兩個(gè)值)，不假設(shè)RIN等于其典型值，而是使用內(nèi)部實(shí)際測(cè)量得出的RIN值。如果與圖10相比，以RFILTER = 30 kΩ為例，這意味著誤差降低高達(dá)10倍。這個(gè)誤差與RFILTER完全無(wú)關(guān)，RFILTER越大，誤差降低的幅度越大。

  圖12. 片內(nèi)校準(zhǔn)模塊，按照通道

  ●RFILTER比RIN小得多，且分立式電阻公差一般也優(yōu)于內(nèi)部1 MΩ輸入阻抗公差。

  ●在后端校準(zhǔn)和片內(nèi)校準(zhǔn)方案中，都會(huì)用到RFILTER公差導(dǎo)致的誤差。

  ●用戶可以通過(guò)使用公差更低的分立式電阻來(lái)最小化RFILTER公差。

  我們可以在啟用片內(nèi)校準(zhǔn)功能的情況下執(zhí)行類似研究，假設(shè)RFILTER在最糟糕的公差下，以比較不同的常用公差：5%、1%和0.1%。

  圖13. RFILTER分立式電阻公差對(duì)片內(nèi)校準(zhǔn)功能精度的影響(最糟糕情況下)

  試驗(yàn)臺(tái)驗(yàn)證

  輸入阻抗產(chǎn)生的影響

  根據(jù)之前的理論分析，從圖14和圖15所示的測(cè)試數(shù)據(jù)可以看出，輸入阻抗(RIN)高達(dá)5倍時(shí)，RFILTER電阻對(duì)系統(tǒng)增益誤差的影響會(huì)降低大約5。例如，AD7606 (RIN = 1 MΩ)前面的20 kΩ電阻會(huì)導(dǎo)致約1%的誤差，而這個(gè)電阻位于AD7606B (RIN = 5 MΩ)前面時(shí)，只會(huì)導(dǎo)致約0.2%的誤差。但是，只需打開片內(nèi)增益校準(zhǔn)功能，即可進(jìn)一步改善精度。無(wú)需執(zhí)行任何測(cè)量;只需寫入RFILTER值，四舍五入取最近的1024 Ω的倍數(shù)。如此，會(huì)將誤差大幅較低至低于0.01%，如圖14所示。請(qǐng)注意，這個(gè)誤差實(shí)際上是總非調(diào)整誤差(TUE)，包括所有的誤差源，因?yàn)椋?/span>

  假設(shè)基準(zhǔn)電壓源和基準(zhǔn)電壓源緩沖器都是理想的。沒(méi)有去除與2.5 V基準(zhǔn)電壓源或4.4 V基準(zhǔn)電壓源緩沖器輸出之間的偏差。

  假設(shè)在寫入值下，該電阻是理想的，即使存在1%的公差。沒(méi)有去除與預(yù)期電阻值之間的偏差。

  沒(méi)有從測(cè)量值中去除失調(diào)誤差，包括AD7606x失調(diào)誤差或前端電阻之間的不匹配。

  圖14. 在啟用片內(nèi)增益校準(zhǔn)時(shí)，AD7606B的總誤差

  圖15. (a) AD7606C-16在啟用和不啟用片內(nèi)增益校準(zhǔn)時(shí)，系統(tǒng)增益誤差與RFILTER呈函數(shù)關(guān)系，(b) 片內(nèi)校準(zhǔn)圖上的特寫

  表2. 在給定RFILTER下，不同泛型(校準(zhǔn)和未校準(zhǔn)狀態(tài)下)的總誤差(%)

  AD7606C-16和AD7606C-18的輸入阻抗與AD7606B和AD7606不同，為1.2 MΩ(典型值)。因?yàn)檩斎胱杩垢?，所以該系列中的這些泛型可以實(shí)現(xiàn)更低的噪聲和更高的SNR性能。另一方面，在模擬輸入前面使用一個(gè)電阻時(shí)，它們的系統(tǒng)增益誤差相似。通過(guò)啟用片內(nèi)增益校準(zhǔn)，可以再次大幅降低誤差，降低到0.03%以下。

  總之，外部前端電阻(RFILTER)導(dǎo)致的增益誤差和片內(nèi)校準(zhǔn)功能的精度都取決于輸入電阻(RIN)，在每個(gè)器件內(nèi)部該值都是已知的。對(duì)這三個(gè)類型，如果不進(jìn)行校準(zhǔn)，那么增益誤差隨RFILTER呈線性變化，表2顯示在3個(gè)給定的RFILTER值下，三個(gè)類型之間的比較，以及它們?nèi)绾瓮耆皇苓@些電阻值影響。

  可以將這個(gè)實(shí)際數(shù)據(jù)與AD7606B/AD7606C部分中獲取的理論數(shù)據(jù)進(jìn)行比較。作為示例，圖16在同一個(gè)圖中顯示在啟用片內(nèi)校準(zhǔn)時(shí)，從AD7606C-16上采集的與RFILTER呈函數(shù)關(guān)系的總誤差，以及基于圖13中的理論分析計(jì)算得出的最糟糕誤差。盡管測(cè)試所得的誤差數(shù)據(jù)實(shí)際上是總非調(diào)整誤差(未去除失調(diào)或線性誤差)，它們?nèi)匀坏陀诶碚摂?shù)值。這表明，首先，增益誤差是器件總非調(diào)整誤差的主要部分，其次，用在電阻輸入ADC前面的真實(shí)電阻的公差在1%指定公差范圍內(nèi)。

  圖16. AD7606C-16的實(shí)際結(jié)果與理論分析結(jié)果之間的比較

  在任何情況下，確認(rèn)總DC誤差始終小于±0.1% FS，這是許多應(yīng)用的目標(biāo)，且無(wú)需進(jìn)行校準(zhǔn)，只需將置于前方的電阻的值寫入ADC，只要低于65 kΩ ±1%，則與其值無(wú)關(guān)。

  片內(nèi)校準(zhǔn)與后端校準(zhǔn)(測(cè)試結(jié)果)

  如理論研究部分所述，可以在控制器一端(MCU、FPGA、DSP)使用簡(jiǎn)單的校準(zhǔn)系數(shù)。但是，這樣有兩大缺點(diǎn)：需要額外的控制器資源，以及器件與器件之間的輸入阻抗差異會(huì)導(dǎo)致誤差。為了顯示與后端校準(zhǔn)相比，片內(nèi)校準(zhǔn)所具備的優(yōu)勢(shì)，我們測(cè)量了一系列AD7606C-18裝置(在圖17中，受測(cè)裝置(UUT)的編號(hào)為1到4)，在測(cè)量時(shí)，假設(shè)輸入阻抗始終為典型值(RIN = 1.2 MΩ)。

  如圖17a所示，UUT #1可以出色完成校準(zhǔn)，可與片內(nèi)校準(zhǔn)相媲美。這意味著它的實(shí)際輸入阻抗(RIN)非常接近典型值。

  UUT #2至#4顯示出一定偏差，這意味著實(shí)際輸入阻抗(RIN)稍微高于典型值。

  片內(nèi)校準(zhǔn)(在所有4個(gè)圖中，以深藍(lán)色顯示)保持所有裝置和RFILTER值的總誤差均低于0.03%。

  圖17. 四個(gè)AD7606C-18單元之間的片上校準(zhǔn)和后端校準(zhǔn)比較

  校正指數(shù)應(yīng)用于后端控制器時(shí)，不考慮PGA具體的輸入阻抗意味著設(shè)備之間的差異會(huì)導(dǎo)致后校正偏差。然而，電影中的校正將從內(nèi)部測(cè)量輸入阻抗，因此校正結(jié)果更準(zhǔn)確，并與前面的相匹配RFILTER與實(shí)際RIN阻抗無(wú)關(guān)。這種較低的后校正偏差有利于我們實(shí)現(xiàn)更高效、易于使用和準(zhǔn)確的系統(tǒng)設(shè)計(jì)，這是除了更高效、易于使用和準(zhǔn)確的系統(tǒng)設(shè)計(jì)。"每個(gè)控制器都不需要獨(dú)立ADC數(shù)據(jù)點(diǎn)實(shí)施后處理，防止資源消耗"除此之外的另一個(gè)優(yōu)勢(shì)。

  電阻輸入同步采樣ADC這是一個(gè)完整的解決方案，所有的信號(hào)鏈模塊都在芯片上，提供優(yōu)秀的解決方案AC和DC性能，使用方便，可與傳感器直接連接。就像一些應(yīng)用程序指示一樣，需要在模擬輸入前增加外部電阻。這些外部電阻增加了系統(tǒng)的精度偏差，延長(zhǎng)了上市時(shí)間，并增加了額外的校正成本。ADI企業(yè)推出AD7606B新的阻抗輸入系列ADC，幫助解決這個(gè)問(wèn)題。該解決方案包括更大的輸入阻抗和片內(nèi)校正功能，有助于減少外部電阻引起的偏差。